CMOS

Circuito invertitore a tecnologia CMOS

La Tecnologia CMOS (Complementary MOS) è un tipo di tecnologia utilizzata in elettronica per la progettazione di componenti digitali utilizzando transistor.

Si fonda su una struttura circuitale costituita dalla serie di una rete di “Pull-Up” ed una di “Pull-Down”. La prima s’incarica di replicare correttamente il livello logico alto LL1 mentre alla seconda è destinata la gestione del livello logico basso LL0. La rete di Pull-Up è costituita di soli P-MOS, ovvero quel particolare tipo di transistori MOS che si “accendono” solo se la tensione presente al loro gate (misurata rispetto il loro source) è minore della loro tensione di soglia, che per questi particolari componenti equivale a metà tensione di alimentazione. Inversamente la rete di Pull-Down è costituita di soli N-MOS, ovvero quel particolare tipo di transistori MOS che si accendono solo se la tensione presente al loro gate (misurata rispetto il loro source) è maggiore della loro tensione di soglia. Per poter capire meglio come sia strutturata la tecnologia CMOS può risultare utile osservare una porta logica NOT realizzata con tecnologia CMOS. Si può notare come, nell’eventualità che il segnale d’ingresso sia a LL1, sia il solo N-MOS ad attivarsi portando l’uscita a LL0. Inversamente, con l’ingresso a LL0, è il solo P-MOS ad attivarsi portando l’uscita a LL1. Particolarità di questa porta logica è di avere lo swing logico pieno, cioè pari alla massima tensione applicata, Vcc; inoltre né la rete di pull-up né la rete di pull-down soffre di effetto body. La componentistica realizzata in questa tecnologia è caratterizzata da un consumo di corrente estremamente basso.

Caratteristiche

Uno dei principali vantaggi della logica CMOS è di avere una potenza statica dissipata idealmente nulla: questa caratteristica è dovuta alla complementarietà del pull-down (n-Mos) e del pull-up (p-Mos); ossia, quando è acceso il pull-up, è spento il pull-down, e viceversa. In realtà ci sono piccole correnti di perdita (per caricare/scaricare le capacità parassite, la corrente di cortocircuito durante la commutazione di stato, per perdite alle giunzioni e per le correnti di sottosoglia), trascurabili se il numero dei MOS è relativamente piccolo, ma che può diventare particolarmente sentito, in particolare le correnti di sottosoglia sono responsabili di circa la metà della dissipazione di potenza nelle attuali realizzazioni VLSI.

Dimensionando opportunamente i due MOS (simmetrici dal punto di vista funzionale) è possibile avere una curva caratteristica simmetrica, soluzione ottima per avere il margine di immunità ai disturbi (Noise Margin) il più elevato possibile. Il tratto di caratteristica ad alto guadagno è indipendente dal rapporto tra i fattori di forma dei due Mos (ratioless).

È noto che ogni funzione logica binaria può essere espressa in termini di NAND oppure in termini di NOR, che costituiscono quindi gli elementi base per costruire qualsiasi circuito digitale. La realizzazione in tecnologia CMOS della porta logica NAND e della porta logica NOR è:

• NAND: pull-up costituito da due p-Mos in parallelo e pull-down da due n-Mos in serie

• NOR : pull-up costituito da due p-Mos in serie e pull-down da due n-Mos in parallelo

Potenza dinamica dissipata da un CMOS

Si possono identificare due tipi di dissipazioni di potenza dinamica:

• Potenza di cortocircuito
• Potenza associata alla carica/scarica del condensatore

Potenza di cortocircuito

Trascuriamo la capacità parassita C_l e consideriamo un segnale di ingresso che comprenda un fronte di salita e uno di discesa, tenendo presente il ritardo di propagazione (t_r e t_f sono non nulli). Dall’istante t_a a t_c e da t_d a t_f la corrente non è nulla in quanto sia il PU che il PD sono accesi. Quindi la potenza avrà un valore non nullo in quei punti; ricordiamo che la potenza dinamica è:

Grafico della V_i e I_d rispetto al tempo della logica CMOS

P_D = V_dd * I_d

Quindi calcoliamo la potenza media:

Facendo l’ipotesi di MOS complementari

βn = βp

V_tn = | V_tp | = V_t

Allora

I_dn,sat = I_dp,sat

Si viene ad avere

Possiamo conoscere gli estremi di integrazione tramite l’equazione

t:t_r = V_i(t):V_dd

V_i(t) = V_gsn(t)

Sostituendo:

(Media)Pd = 4Vdd/T [ ∫tr/2 a tr*Vtn/Vdd βn/2(Vi(t)-Vtn)²dt ]

Risolvendo:

Grafico della V_o e I_d rispetto a V_i della logica CMOS

Facendo l’ipotesi V_dd > > V_tn

Nota: Dipende:

• linearmente dalla durata del fronte di salita (o di discesa)
• dal cubo della tensione di alimentazione
• inversamente dal Periodo (cioè, aumentando la frequenza di lavoro, aumenta la potenza dissipata)

Potenza associata alla carica/scarica del condensatore

Questa volta poniamo t_r e t_f nulli in modo che la P_cc = 0 e consideriamo il condensatore parassita. Adesso la potenza dissipata sarà quella utilizzata dai MOS per caricare e scaricare il condensatore.

Possiamo identificare 3 parametri:

P_c = potenza dissipata dal condensatore (in un periodo si sarà caricato e scaricato, quindi avrà assorbito e ceduto la stessa potenza; questo porta ad avere una potenza media dissipata nulla

P_n = I_dn(t) * V_dsn(t) – Potenza dissipata dal N-MOS per scaricare il condensatore

P_p = I_dp(t) * V_sdn(t) – Potenza dissipata dal P-MOS per caricare il condensatore

Quindi la potenza media dinamica è

P_dmedia = P_n + P_p + P_c = P_n + P_p